4F² VG·3D D램로 기술 한계 돌파...30년 혁신 이끈다!
차선용 CTO "중장기 기술 혁신 비전 제시하고 업계와 협력해 미래를 현실로 만들 것"
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| ▲IEEE VLSI 2025에서 진행하는 SK하이닉스 차선용 미래기술연구원장 기조연설.(사진=SK하이닉스) |
행사 3일차인 10일, SK하이닉스 차선용 미래기술연구원장(CTO)은 기조연설을 통해 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도(Driving Innovation in DRAM Technology: Towards a Sustainable Future)’를 주제로 발표를 진행했다.
차 CTO는 “현재의 테크 플랫폼에서는 미세공정을 통해 성능과 용량을 개선하는 데 점점 한계가 뚜렷해지고 있다”며, “이를 극복하기 위해 10나노 이하 공정에서 구조, 소재, 구성요소의 근본적 혁신을 추진 중”이라고 밝혔다.
차세대 기술의 핵심으로는 ▲셀 면적을 극한으로 줄인 4F² VG(Vertical Gate) 플랫폼과 ▲고집적 메모리 구현을 위한 3D D램 기술이 소개됐다.
4F² VG 플랫폼은 수직 게이트 구조를 도입해 셀 면적을 최소화함으로써 고속·고집적·저전력 D램 구현을 가능케 하는 기술이다. 기존 주류인 6F² 셀 대비 더 작은 셀 크기를 구현하며, 회로부를 셀 하단에 배치하는 웨이퍼 본딩 기술을 함께 적용하면 셀 효율 및 전기적 특성도 크게 향상될 것으로 기대된다.
3D D램 기술과 관련해 차 CTO는 “제조 비용이 적층 수에 따라 증가할 수 있다는 우려가 있으나, 기술 혁신을 통해 이를 극복하고 궁극적으로 경쟁력을 확보하겠다”고 강조했다.
또한 핵심 소재와 구성 요소의 고도화를 통해 기술 장벽을 뛰어넘고, 장기적 성장 기반을 마련하겠다는 계획도 밝혔다.
차 CTO는 “과거 2010년 전후에는 20나노 이하 D램 기술이 불가능하다는 관측도 있었지만, 우리는 꾸준한 혁신으로 이를 극복해왔다”며, “앞으로 젊은 엔지니어들이 나아가야 할 기술 비전을 제시하고 업계와의 협력을 통해 지속 가능한 D램 미래를 함께 만들어 가겠다”고 말했다.
한편, 12일 행사 마지막 날에는 SK하이닉스 박주동 부사장(차세대D램 TF 담당)이 발표자로 나서, VG 구조와 웨이퍼 본딩 기술을 적용한 D램의 전기적 특성을 입증한 최신 연구 성과를 공개할 예정이다.
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